FPGA设计中全局时钟与第二全局时钟资源的应用

FPGA 设计中全局时钟与第二全局时钟资源的应用 “全局时钟和第二全局时钟资源”是FPGA同步设计的一个重要概念。合理利用该资源可以改善设计的综合和实现效果；如果使用不当，不但会影响设计的工作频率和稳定性等，甚至会导致设计的综合、实现过程出错。本文总结了Xilinx FPGA全局时钟和第二全局时钟资源的使用方法，并强调了应用中的注意事项。目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、 BUFGDLL和DCM等，如图1所示。

DCM与全局时钟有着密不可分的联系，为了达到最小的延迟和抖动，几乎所有 的DCM应用都要使用全局缓冲资源。DCM可以用Xilinx ISE软件中的Architecture Wizard直接生成。 全局时钟资源的使用方法 全局时钟资源的使用方法有以下5种，如图2所示。

使用全局时钟资源的注意事项全局时钟资源必须满足的重要原则是：使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。换言之，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局时钟管脚输入的。如果违反了这条原则，那么在布局布线时会报错。这条规则的使用是由FPGA的内部结构决定的：IBUFG和IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接，与普通IO和其它内部CLB等没有物理连接。另外，由于BUFGP相当于IBUFG和BUFG的组合，所以BUFGP的使用也必须遵循上述的原则。 全局时钟资源的例化方法全局时钟资源的例化方法大致可分为两种：

第一种方法比较简单，用户只需按照前面讲述的5种全局时钟资源的基本使用方法编写代码或者绘制原理图即可。第二方法是通过综合阶段约束或实现阶段的约束完成对全局时钟资源的调用，这种方法根据综合工具和布局布线工具的不同而异。另外，大多数综合工具会自动分析时钟信号的扇出数目，在全局时钟资源富裕的情况下，将扇出数目最大的信号自动指定使用全局时钟资源，这时用户必须检查综合结果是否满足上述使用 IBUFG、IBUFGDS、BUFGP的原则。如果某个信号因扇出很大，而被综合器自动指定使用IBUFG、IBUFGDS、BUFGP全局时钟资源，而该信号并没有从专用全局时钟管脚输入，在布局布线时会报错，这时应该在综合时指定该信号不使用全局时钟资源。具体的综合约束命令和操作因综合工具不同而异，下面仅仅举例Synplify/Synplify Pro和FPGA Express/FPGA Compiler II中指定不使用全局时钟资源的方法。 在Synplify/Synplify Pro中打开SCOPE(综合约束优化环境)，选择约束属性选项卡。选择约束类型(Object Type)为“clock”，然后在约束(Object)为设计中的某个时钟，选择约束属性为“syn_noclockbuf”，设置约束值域 (Value)为“1”。图3所示为在Synplify Pro的SCOPE中指定信号不使用全局时钟资源的方法。
也可以在 Synplify/Synplify Pro约束文件(扩展名为SDC)或者源代码中使用约束命令指定不使用全局时钟资源，如表1所示。 在FPGA Express/FPGA Compiler II中，用鼠标右键单击编译后的芯片图标，在弹出的命令对话框中选择“Edit Constraints”命令编辑综合约束文件(扩展名为CTL)，选择端口选项卡，指定所需信号的全局时钟域为“DONT USE”。图4所示为在FPGA Express综合约束编辑器中指定信号不使用全局时钟资源的方法。 也可以在FPGA Express/FPGA Compiler II综合约束文件(扩展名为CTL)中直接使用“port clk global_buffer "DONT USE"”命令指定输入端口信号“clk”不使用全局时钟资源。 第二全局时钟资源第二全局时钟资源也叫长线资源，它是分布在芯片的行、列的栅栏(Bank)上，一般采用铜、铝工艺，其长度和驱动能力仅次于全局时钟资源。与全局时钟相似，第二全局时钟资源直接同IOB、CLB、选择性块RAM等逻辑单元连接，第二全局时钟信号的驱动能力和时钟抖动延迟等指标仅次于全局时钟信号。 Xilinx的FPGA中一般有比较丰富的第二全局时钟资源(很多器件有24个第二全局时钟资源)，以满足高速、复杂时序逻辑设计的需要。在设计中一般将频率较高，扇出数目较多的时钟、使能、高速路径信号指定为第二
于在用户约束文
EWLINES;
在于全铜布线层上，用户使用全局时钟资源并
全局时钟信号。第二全局时钟资源的使用方法比较简单，一般是在约束编辑器的专用约束(Misc)选项卡中指定所选信号使用低抖动延迟资源“Low Skew”。也可以直接在指导Xilinx实现步骤的用户约束文件(UCF)中添加“USELOWSKEWLINES”约束命令。上面在约束编辑器中的操作等效件中添加如下内容： NET "sum<0>" USELOWSKNET "sum<1>" USELOWSKEWLINES; NET "sum<2>" USELOWSKEWLINES; 全局时钟资源是专用布线资源，它存不会影响芯片的其它布线资源。而第二全局时钟资源与之不同，它使用的是芯片内部的布线资源。在设计的密度非常大(面积利用率高于90%)的情况下，使用所有的第二全局时钟资源会给设计的布局布线带来负面影响，可能导致芯片布线不成功。