pLL要在顶层或次顶层文件就建立好，以便后续的模块对时间信号调用。 PLL的clkin最好是采用系统的输入时钟加上BUFG后的，如 CLKIN1_BUFG_INST : BUFG --?? port map (I=clk_usb, O=clk_usb_IBUFG); 所以，在PLL的VHDL文件中，要去掉clkin的IBUFG模块。 否则在implement时rout出错（？），并且这时clk_usb_IBUFG可以用来驱动多个模块了。 对于PLL的输出时钟，后面的模块可以直接用。 但在运用chioscope时，用这个输出时钟作为采用时钟仍然有不能rout的错误。 我在PLL的输出时钟后加了BUFG后，再把输出时钟作为采用时钟就可以了。 CLKout0_BUFG_INST : BUFG --?? port map (I=clk, O=clk_BUFG); 但原因还是不清楚 也希望高人指点

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